【學習】VERILOG 學習筆記：大括號（大括弧／{ }）

	學習 VERILOG 過程中，常會看到大括號包含著若干變數，整個括弧的用法，看起來就像是被視為同一個大變數，被用於各種地方。

 

例如：

module Test;


  reg  [3:0]  variation;

  reg  [3:0]  result;

  wire        state;


  always @(*)

  begin


    casex ({state, variation})


      5'b10000:  result = 9;
      5'b10001:  result = 8;
      5'b10010:  result = 7;
      5'b10011:  result = 6;
      5'b10100:  result = 5;
      5'b10101:  result = 4;
      5'b10110:  result = 3;
      5'b10111:  result = 2;
      5'b11000:  result = 1;
      default :  result = 0;

    endcase


  end 


endmodule

此用法為併接符號，可將括號內的變數以位元的方式併接，做為單一變數看待，例如：

  {1'b1, 1'b1} = 2'b11
  {1'b1, 4'b0111} = 5'b10111